IBM vient de franchir une barrière technologique considérée comme impossible il y a encore quelques années : des transistors de 0,7 nanomètre — soit la largeur d’une molécule de glucose. L’architecture NanoStack qui rend cela possible promet 50 % de performances en plus et 70 % de consommation d’énergie en moins par rapport aux puces actuelles à 2 nm.

Ce que vous allez apprendre

• Ce que signifie concrètement passer de 2 nm à 0,7 nm — et pourquoi c’est un changement de nature, pas de degré
• Quelle technique d’empilement vertical permet à IBM de dépasser les limites physiques des puces actuelles
• Pourquoi cette avancée est cruciale pour l’IA, la mémoire SRAM et l’informatique quantique

Un transistor plus petit qu’un nanomètre

Les puces semi-conductrices de pointe actuelles — celles qui équipent les supercalculateurs et les systèmes d’IA — utilisent des transistors à 2 nm. À cette échelle, on peut intégrer environ 50 milliards de transistors dans un espace de la taille d’un ongle. IBM vient de descendre à 0,7 nanomètre, soit 7 angströms — une unité de mesure habituellement réservée aux atomes, correspondant approximativement à la largeur d’une molécule de glucose.

À cette échelle, on peut intégrer près de 100 milliards de transistors dans le même espace — quasi le double de la génération actuelle. C’est la première fois que des transistors passent sous la barre du nanomètre dans un contexte fonctionnel.

NanoStack : empiler verticalement pour aller plus loin

La technologie conventionnelle CMOS qui fabrique les puces actuelles atteint ses limites physiques en dessous de 2 nm : piégeage de charges, fuites de courant, problèmes thermiques. IBM contourne ces obstacles avec une approche tridimensionnelle appelée NanoStack.

Plutôt que d’étaler les composants à plat comme dans les générations précédentes, NanoStack empile verticalement des nanofeuilles de transistors. Chaque transistor peut être contacté indépendamment sur sa face avant et sa face arrière pour le signal et l’alimentation. L’assemblage se fait par liaison diélectrique — une innovation clé développée par IBM qui permet d’unir les couches sans les problèmes de dégradation thermique habituels.

50 % de performances, 70 % d’énergie en moins

Les chiffres avancés par IBM sont significatifs : 50 % de performances supplémentaires et 70 % de réduction de la consommation d’énergie par rapport à la plateforme 2 nm. Pour les applications d’IA en particulier, la mémoire SRAM embarquée dans ces puces bénéficie d’une amélioration de 40 % de sa densité — un atout majeur pour les flux de travail d’IA qui nécessitent une bande passante élevée et des transferts de données rapides.

IBM estime que NanoStack remplacera les nanofeuilles comme architecture dominante chez les principaux fondeurs d’ici cinq ans environ. La feuille de route prévoit ensuite de descendre encore, jusqu’à 1 angström — 0,1 nm — prolongeant la loi de Moore au-delà de ce que beaucoup considéraient comme son terminus inévitable.

Des implications pour l’informatique quantique

Cette miniaturisation concerne aussi l’informatique quantique. Les ordinateurs quantiques nécessitent une puissance de calcul classique considérable pour leurs contrôleurs, décodeurs et accélérateurs. Des puces classiques plus efficaces et plus denses accéléreront directement le développement des architectures hybrides classique-quantique que l’industrie construit actuellement.